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ISL25700
8
FN6885.0
September 3, 2010
SDA vs SCL Timing
t
SU:STO
t
DH
t
HIGH
t
SU:STA
t
HD:STA
t
HD:DAT
t
SU:DAT
SCL
SDA
(INPUT TIMING)
SDA
OUTPUT TIMING)
t
F
t
LOW
t
BUF
t
AA
t
R
t
WC
Typical Performance Curves
FIGURE 2. SUPPLY CURRENT I
DD
 vs V
DD
FIGURE 3. NOISE LEVEL AT R
TH
 INPUT IN CLOSE LOOP
APPLICATION 2糣/Hz @ 1Hz
FIGURE 4. V
OUT
 POWER UP DELAY
FIGURE 5. GP DAC SETTLING TIME (FULL SCALE,
GAIN = 2)
0.0
0.5
1.0
1.5
2.0
2.5
-40    -20
0
20
40
60
80    100   120
TEMPERATURE (癈)
V
DD
 = 15V
V
DD
 = 3V
V
DD
 = 5V
V
DD
 = 12V
MEASURED AT RT PIN
C
COMP
 = 10nF
AFTER 10 MIN SETTLING TIME
MARKER = 14.6糣/Hz
15
10
5
0
0.1
1.0
10
100
FREQUENCY (Hz)
V
DD
 = 12V
0.5ms/DIVISION
V
OUT
0.5約/DIVISION
V
DAC
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